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[发布] 为什么 7 纳米节点以后要不断提高晶体管沟道材料的电子迁移率?

楼主
发表于 2017/11/28 14:52:11 | 只看该作者
要提高频率吗?可是登纳德定律失效以后,CPU 主频已经卡在 4GHz 了,继续提高晶体管截止频率没有意义啊?怎么理解?
1 楼
发表于 2017/12/13 | 只看该作者

本回答的理论基础现定于现今半导体物理的知识体系以内。7nm这种规模的technology node,其channel length大概有20nm左右;实际上20nm的channel length,其载子速率很可能是在overshoot阶段,这样造成的结果就是其mobility会比saturation的mobility更高。此时计算其mobility相应的要用Boltzmann Transport equation(BTE)公式计算,这是属于固态物理的范畴。本回答不针对以上现象多做解释。

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现在开始正式作答。实际上在Intel在2003年率先进入90nm的technology node以来,业界各大foundry纷纷跟风,也采用了local strain技术来提升MOSFET的mobility,所以说,提升mobility并不是7nm以后要做的事情,而是90nm就在做的。

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上图是一个nMOSFET的示意图。source和drain为n 掺杂,而channel部分则是 p掺杂。我们知道,在source和drain附近,由于存在n/p两种类型的掺杂,所以会有pn junction产生,同时pn junction的存在也将使得使得沟道靠近source drain处有depletion region出现。在depletion region处,将会产生一个势垒,使得电子无法越过,以达到减小截止漏电流的目的。

如果沟道长度够长,那么整个沟道的channel potential将会如下所示:

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很明显,由于沟道的长度足够,不论drain端的电压如何使得drain端的potential 降低,都不会对source端造成显著的影响。现在我们再来看沟道较短的情形:
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此时沟道长度不足,drain端的耗尽层很有可能和source端的耗尽层重合,造成漏电流的无法抑制。同时注意,此时只要在drain一端稍微加上一些正电压,由于此端的potential会被拉低,将造成drain端耗尽层的势垒也被拉低,此现象称为drain induced leakage current (DIBL)。

为了克服上述现象,一个很容易想到的方法就是减小耗尽层的宽度。由pn junction的的耗尽层宽度的公式我们知道,通过提升半导体的掺杂浓度,可以实现耗尽层宽度的减小。实际上在0.13μm的工艺之前,业界已经在采用重掺杂的方法来改进上述现象。

channel越小,上述的漏电流现象越严重,那么为了改善所提示的掺杂浓度就会越高。掺杂浓度高的话,将会带来一个新的问题,就是造成杂质散射(impurity scattering)的加剧,造成的直接结果就是mobility的degradation,反应在drain current上就是drain current的减小。

drain current减小后又会造成一些列的不良后果,甚至使得电路失效无法工作。

实际上Intel最早采用SiGe并不是为了达到local strain,而是希望减小source drain的寄生电阻。但是研究人员惊奇的发现,采取这种方法竟然可以达到drain current的上升,这才正使得Intel在digital上甩开了别的厂商,确立了Intel的一直延续至今的霸主地位。

7nm工艺距离量产还有一段时间,很难预测最终会采用何种形式,据说nanowire channel将会很有希望。以Intel现在最先进的14nm的FinFET来说,在source drain上Intel采用选择性外延生长技术(SEG),实现了source drain两端的SiGe,将local strain技术一直带入14nm的世界。

我在本回答对short channel effect的解释并不十分完善,甚至您认为我讲的漏洞百出,请见谅。


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